1. hét.:           Az órajelezés (clocking), mint VLSI áramkörök méretcsökkenéséből és funkciósűrűségének növekedéséből eredő egyik fő probléma. A klasszikus aszinkron hálózatok alkalmatlansága a probléma megoldására.

2. hét.:           Új, órajel-nélküli, illetve aszinkron hálózatok. Taxonómia: Uniszinkron, multiszinkron, valamint új aszinkron rendszerek. Sebesség-független, késletetés-érzéketlen, mikro-futószalag és NCL hálózatok és architektúrák.

3. hét.:           A késleltetés-érzéketlenség absztrakt modellje, a Dennis féle statikus adatfolyam gráf. A késleltetés-érzéketlenség alapjai: Késletetés-érzéketlen kódok. Állandó súlyú kódok, optimális DI kód, Sperner kód.

4. hét.:           A késleltetés-érzéketlenség alapjai: Az aszinkron kézfogásos kommunikáció modelljei: négyfázisú RTZ aszinkron kommunikáció. A bemeneti teljesség elve.

5. hét.:           Müller-C elemek és kapu-szintű, illetve C-MOS megvalósításaik. A DIMS (Delay Insensitive Minterm Synthesis) alapelvei és célarchitektúrái. Bemenet-teljes hiszterézises dekóderek, teljesség-detektorok, VAGY kapu-hálózatok.

6. hét.:           Az NCL (Null Convention Logic) koncepció: általánosított visszacsatolt küszöb-logikák és alkalmazásuk.

7. hét.:           Négyfázisú kézfogásos aszinkron regiszterek Müller-C elemekből. Passzív és aktív be- és kimenetű kézfogásos aszinkron rendszerek.

8. hét.:           DI aszinkron FIFO és MAILBOX architektúrák. Késleltetés-érzéketlen futószalag fokozatok.

9. hét.:           Késleltetés-érzéketlen célarchitektúrák: futószalagok, szekvenciális hálózatok, gyűrűk.

10. hét.:        A magasabb szintű DI tervezés és szintézis építőkövei: Késleltetés-érzéketlen MPX, DEMUX, MERGE, és JOIN elemek. DI gyűrűk alkalmazása a magasabb szintű szintézisben.

11. hét.:        A VHDL modellek és a VHDL szimuláció lehetőségei késleltetés-érzéketlen aszinkron hálózatok és rendszerek tervezésében.

12. hét.:        Az aszinkron magasabb szintű szintézis rendszerek alapelvei. CSP típusú leírónyelvek. OCCAM, BALSA. Egy BALSA bemenetű aszinkron szintézis rendszer felépítése.

13. hét.:        Aszinkron CMOS layout tervezési feladatok megoldása. Müller-C elemek.

14. hét.:        Layout tervezés: regiszterek, H-dekóderek, teljesség-detektorok

A sikertelen zárthelyi a szorgalmi időszakban a pótzárthelyin pótolható.
A sikertelen (pót)zárthelyi a pótlási héten különeljárási díj ellenében egy további alkalommal pótolható.

Az előadóval történt egyeztetést követően folyamatos.

Dr. Keresztes Péter: Késleltetés-érzéketlen logikai áramkörök és rendszerek

Hálózaton elérhető elektronikus jegyzet

Dr. Hosszú Gábor - Dr. Keresztes Péter: VHDL-alapú rendszertervezés, SZAK Kiadó, Budapest, 2012, ISBN 978-963-9863-24-8.

Jens Sparso: Asynchronous Circuit Design. A tutorial. (http://www.imm.dtu.dk/~jsp)